Q. CTL Segmentation 관련 공정 설계 질문

답변 4

• 다

  다할수있습니다큐비앤맘

  코부장 ∙ 채택률 63%

  ---

  채택된 답변

  조금이라도 도움이 되셨다면 채택 부탁드립니다 ~~~~ 아이디어 자체는 꽤 흥미롭습니다. 특히 400단 이상에서 lateral charge loss 문제를 segmentation으로 접근한 방향은 충분히 연구 가치가 있어보입니다. 다만 실제 공정 관점에서는 몇 가지 체크가 필요해보입니다. 우선 AS-ALD 후 ALE 반복 과정에서 SiN surface selectivity가 정말 안정적으로 유지되는지가 핵심일 것 같습니다. 반복 cycle이 많아질수록 interface roughness나 trap density 증가 가능성도 고려해야 하고요. 특히 ONO stack 내부 stress 변화와 vertical channel mobility 영향도 같이 봐야 할 것 같습니다. 또 하나는 segmentation 구조가 실제 erase/program 특성 개선 대비 공정 복잡도 증가를 얼마나 감당할 수 있는지입니다. 공정 step 증가가 수율과 cost에 미치는 영향도 커서 integration 측면 검토가 중요해보입니다. 그래도 방향 자체는 최신 NAND scaling issue를 잘 짚은 설계라고 생각됩니다.

  ---
• P

  PRO액티브현대트랜시스

  코상무 ∙ 채택률 100%

  ---

  아이디어 방향 자체는 충분히 설득력 있어보입니다. 특히 400단 이상 NAND에서 lateral charge migration과 retention 문제가 계속 커지는 상황이라 CTL segmentation 접근은 실제 업계에서도 관심 있는 방향입니다. 다만 공정 관점에서는 몇 가지 현실적인 난점이 보입니다. 우선 고종횡비 채널홀 내부에서 AS-ALD 선택비가 끝단까지 균일하게 유지될지가 가장 큰 이슈일 것 같습니다. 깊은 hole 내부에서는 precursor diffusion limitation 때문에 oxide 선택 증착 균일도가 무너지기 쉽고, 이후 ALE 제거 과정에서도 SiN 손상이나 profile deformation 가능성이 있습니다. 또 사이클 반복 시 interface trap 증가와 ONO 계면 품질 저하도 retention 특성에 영향을 줄 수 있어 보입니다. 그리고 segmentation이 지나치게 강하면 charge spreading 억제는 되더라도 erase/program speed degradation이나 Vt distribution widening 가능성도 같이 검토해야 할 것 같습니다. 결국 핵심은 “전하 이동 억제 이득 대비 공정 복잡도와 수율 impact를 얼마나 감당 가능한가”로 보입니다. 발표에서는 공정 가능성 자체보다 선택비 확보, HAR 내부 균일도, 계면 신뢰성 문제를 어떻게 해결할지까지 같이 제시하면 훨씬 완성도 있어 보일 것 같습니다.

  ---
• 멘

  멘토 지니KT

  코상무 ∙ 채택률 64%

  ---

  ● 채택 부탁드립니다 ● 아이디어 자체는 상당히 흥미롭고 400단 이상 적층 NAND에서 문제되는 lateral charge loss를 segmentation으로 제어하려는 방향도 논리적으로 괜찮아 보입니다. 특히 ONO 이후 AS ALD와 ALE를 반복해 oxide를 선택적으로 남기는 접근은 공정 정밀도 측면에서 의미 있는 시도라고 생각됩니다. 다만 실제 양산 관점에서는 몇 가지 검토가 필요해 보입니다. 우선 반복 ALE 과정에서 계면 damage와 trap 특성 변화 가능성이 있고 high aspect ratio 구조에서 균일도가 확보되는지도 중요합니다. 또한 segmentation이 지나치게 형성되면 erase speed나 program efficiency 저하 가능성도 함께 확인해야 합니다. 추가로 CTL 증착 이후 thermal budget 변화에 따라 구조 안정성이 유지되는지와 retention 개선 효과 대비 공정 complexity 증가가 어느 정도인지 비교 데이터가 있으면 과제 완성도가 훨씬 높아질 것 같습니다. 전체적으로는 충분히 연구 가치 있는 방향입니다.

  ---
• 

  합격 메이트삼성전자

  코부사장 ∙ 채택률 82%

  ---

  멘티님. 안녕하세요. ​400단 이상의 초고적층 낸드플래시에서 발생하는 전하 손실 문제를 해결하기 위해 씨티엘 분할 구조를 제안한 점은 매우 수준 높고 논리적인 접근입니다. 수직 식각 후 에이에스 에이엘디와 에이엘이를 반복 활용하여 산화막을 선택적으로 증착하고 식각하는 사이클 설계는 실제 미세 공정 최적화 메커니즘과 일치합니다. ​다만 실제 양산 라인에서는 수많은 단수를 통과하는 수직 식각 단계의 선택비 확보와 미세 패턴의 붕괴를 제어하는 정량적 산포 관리가 가장 큰 핵심입니다. 공정 스텝이 추가됨에 따라 전체적인 수율이 저하되거나 비용이 상승할 수 있으므로 이러한 리스크에 대한 보완책도 함께 고민한다면 훌륭한 포트폴리오가 됩니다. ​응원하겠습니다.

  ---
• AD

  

  반도체

  설계팀

  ---

  대기업 반도체 산업으로 취업하기 위해선, 직관적 해석능력과 사고력이 필요합니다. 핵심 역량과 배운 지식을 취업에 활용하고 싶다면 국비지원 강의를 추천합니다.

  확인하러 가기